ic設(shè)計(jì)可分為全定制，半定制兩種，用FPGA設(shè)計(jì)屬于一種半定制IC設(shè)計(jì)。具體來說，用FPGA設(shè)計(jì)一般不用考慮門極電路以下的問題，而全定制IC設(shè)計(jì)則需要深入到版圖。
門控時(shí)鐘的應(yīng)用，在fpga中使用門控時(shí)鐘是非常不推薦的一件事情。asic中雖然也不贊成使用，但是也沒什么大關(guān)系;
輸出的buffer和門，fpga中恐怕沒有這些器件，對(duì)延時(shí)的估計(jì)和門的應(yīng)用就要重新考慮了;
memory，fpga和asic中的memory的應(yīng)用有著很大的不同，fpga中用的是內(nèi)置的或者是用lut拼起來的。asic用的主要是廠商定義的，大小更隨意一些(和有些fpga相比);
atch的使用，fpga中基本不要用latch，asic中就看需要和設(shè)計(jì)的能力了;
dsp或者其他計(jì)算模塊的調(diào)用。很多fpga中提供了dsp，乘法器等等，當(dāng)然有空間的話也可以自己寫。asic中基本都要自己設(shè)計(jì)的。不知道有沒有廠商提供這些。;
基于soc的設(shè)計(jì)，對(duì)于模擬部分的應(yīng)用，fpga上做數(shù)?；旌显O(shè)計(jì)只有有限的功能。asic上就不說了。
pll等的時(shí)鐘處理，fpga上也提供時(shí)鐘處理的dcm，dll，pll等，但是遠(yuǎn)沒有asic的強(qiáng)大，所以在寫code的時(shí)候?qū)r(shí)鐘就要想好他們的多少;
速度的差別，一般來說同樣代碼在兩個(gè)地方實(shí)現(xiàn)的速度是不同的。在具體應(yīng)用的時(shí)候要注意。
